ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 เมื่อการกําหนดค่า IP UniPHY DDR3 ใช้สําหรับอินเทอร์เฟซแบบจัดอันดับเดียวและตรงตามข้อกําหนดเหล่านี้ การติดตาม DQS จะถูกเปิดใช้งาน:
Intel® Stratix® V Arria® V GZ >ความถี่นาฬิกาหน่วยความจํา= 750MHz
Arria® V (GX, GT, SX, ST): ความถี่นาฬิกาของหน่วยความจํา >= 534 MHz สําหรับอุปกรณ์เกรดความเร็ว -5 เมื่อความถี่นาฬิกาของหน่วยความจํา>= 450MHz
ระหว่างการติดตาม DQS แอปพลิเคชันของผู้ใช้จะเห็นความล่าช้าในการรับการเข้าถึงหน่วยความจํา DDR3
ความล่าช้ามีอยู่สองประเภท:
1) ตัวอย่างการติดตาม DQS เกิดขึ้นหลังจากทุกรอบการรีเฟรชหน่วยความจําและเป็นการอ่านหน่วยความจํา สําหรับอินเทอร์เฟซอัตราแบบไตรมาส โดยทั่วไปจะใช้เวลาประมาณ 800ns
2) การอัปเดตการติดตาม DQS: เมื่อมีการสะสมตัวอย่างการติดตาม DQS ที่เพียงพอแล้ว การอัปเดตการตั้งค่าการหน่วงเวลาของพาธข้อมูล DDR3 จะเกิดขึ้น ซึ่งส่งผลให้เกิดความล่าช้านานขึ้น การอัปเดตการติดตาม DQS จะใช้เวลาอย่างน้อย 4us และเพิ่มขึ้นด้วยจํานวนกลุ่ม DQS ในอินเทอร์เฟซ
หากความล่าช้าเหล่านี้ไม่มีผลกระทบต่อแอปพลิเคชันของคุณ คุณไม่จําเป็นต้องเปลี่ยนอะไรเลย
หากความล่าช้าเหล่านี้ส่งผลกระทบต่อแอปพลิเคชันของคุณ คุณสามารถใช้วิธีการแก้ปัญหาด้านล่าง
1) แก้ไขไฟล์ IP DDR3 ระดับสูงสุดใน // ข้อมูลการเรียกดู: ส่วนพารามิเตอร์และตั้งค่าพารามิเตอร์ทั้งสองนี้ตามที่แสดงด้านล่าง:-
ชื่อทั่วไป="FORCE_DQS_TRACKING" value="DISABLED"
ชื่อทั่วไป="ENABLE_EXTRA_REPORTING" value="true" (เปลี่ยนพารามิเตอร์นี้เฉพาะเมื่อ IP ถูกสร้างขึ้นใน Quartus® II 12.1 หากเกิดขึ้นในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1SP1 หรือใหม่กว่า จะมีการรายงานเวลาการโพสต์เป็นค่าเริ่มต้น)
2) สร้าง IP ใหม่
3) คอมไพล์โครงการ
4) สังเกตรายงานกําหนดเวลา DDR
มีส่วนต่างของเวลาเพิ่มเติมแสดงขึ้น รวมถึงการโพสต์เอนเบิล การติดตาม DQS จะมีผลกระทบต่อการกําหนดเวลาที่น่าตําหนิเท่านั้น
หากเวลาหลังการกําหนดเวลามีกําไรเพิ่มขึ้นในทุกกรณีโมเดลเวลาต่อเวลา (ช้าและเร็วที่ขีดจํากัดอุณหภูมิ) สามารถใช้รหัส IP ที่สร้างขึ้นพร้อมกับปิดใช้งานการติดตาม DQS ในโครงการของคุณได้
หากมีระยะขอบเวลาของรายงาน TimeQuest DDR อื่นๆ แสดงกําไรขั้นต้นเชิงลบ นี่เป็นปัญหาที่แตกต่างในการแก้ไข
หากเวลาในการโพสต์เอนหลังแสดงส่วนต่างเชิงลบ โปรดติดต่อกับ Altera