ID บทความ: 000079638 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

โมเดลการกําหนดเวลาอุปกรณ์ Stratix III สําหรับห่วงโซ่ความล่าช้าในการปรับระดับการเขียน DDR3 ได้รับการอัปเดตนับตั้งแต่การเปิดตัวซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย
ใช่ เนื่องจากการเปิดตัวซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0 โมเดลเวลาสําหรับห่วงโซ่การหน่วงเวลาระดับการเขียนได้รับการอัปเดตสําหรับอุปกรณ์ Stratix® III ห่วงโซ่ความล่าช้าเหล่านี้ถูกจําลองอย่างไม่ถูกต้องในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 และก่อนหน้า โมเดลการกําหนดเวลาอุปกรณ์และ DDR3 SDRAM High-Performance Controller MegaCore IP ในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 SP1 ได้รับการอัปเดตเพื่อแก้ไขปัญหานี้แล้ว การอัปเดตนี้ช่วยขจัดความเป็นไปได้ของความล้มเหลวในการทํางานของฮาร์ดแวร์ในการออกแบบของคุณที่ใช้อินเทอร์เฟซ DDR3 DIMM หรืออินเทอร์เฟซส่วนประกอบ DDR3 ที่มีการปรับระดับ (ทอโพโลยี daisy-chain สําหรับสัญญาณที่อยู่/คําสั่ง)
 
ปัญหานี้มีผลต่อการออกแบบ Stratix III ทั้งหมดที่ใช้อินเทอร์เฟซ DDR3 แบบปรับระดับโดยใช้ เมก้าคอร์คอนโทรลเลอร์ประสิทธิภาพสูง DDR3 SDRAM หรือ ALTMEMPHY หากการออกแบบของคุณใช้อินเทอร์เฟซ DDR3 พร้อมการปรับระดับ ให้ทําตามขั้นตอนเหล่านี้เพื่อแก้ไขปัญหา:
 

Figure 1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้