ID บทความ: 000079554 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

Stratix V QDRII/ SDRAM Controller ในอัตราเต็มอัตรามีปัญหาในการปิดเวลาหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย ใช่ คุณอาจประสบปัญหาการละเมิดเวลาแบบทันทีที่Stratix® V QDRII/ ในอัตราเต็ม ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II และเวอร์ชัน IP ในอนาคต
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ในไฟล์ SDC ให้ค้นหาบรรทัดเหล่านี้:

    ถ้า {} {

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.200

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.100

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.160

    }

    และเปลี่ยนเป็น

    ถ้า {} {

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.400

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.150

    set_clock_uncertainty -to [get_clocks _*] -add-hold 0.225

     

    set_clock_uncertainty -to [get_clocks _*] -add -setup 0.200

    }

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้