ID บทความ: 000079511 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/07/2013

ทําไม Qsys ถึงให้ข้อผิดพลาดเมื่อเชื่อมต่อ SC FIFO กับคอร์ชุด VIP ของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ซึ่งเกี่ยวข้องกับความแตกต่างของความหน่วงแฝงระหว่างโมดูลทั้งสอง  เมกะคอร์®ชุดวิดีโอ IP (VIP) มีความหน่วงแฝง = 1  ความหน่วงแฝงเริ่มต้นของ SC FIFO = 0  Qsys แจ้งความเข้ากันไม่ได้นี้กับข้อผิดพลาดเมื่อพยายามสร้างระบบ  เริ่มจากซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 Qsys จะเสียบอะแดปเตอร์โดยอัตโนมัติเพื่อรองรับความเข้ากันไม่ได้มากมาย แต่ในกรณีของชุดวีไอพีอะแดปเตอร์เหล่านี้ไม่ได้ใส่ไว้โดยเจตนา
ความละเอียด

ความหน่วงแฝงของ SC FIFO จะต้องเปลี่ยนเป็น "1" เพื่อให้เข้ากับชุด VIP  คุณจะต้องแก้ไขไฟล์ altera_avalon_sc_fifo_hw.tcl ที่พบในไลบรารีซอฟต์แวร์ Quartus II ของคุณ  พาธไปยังไฟล์นี้คือพาธการติดตั้ง //ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/  ในไฟล์ altera_avalon_sc_fifo_hw.tcl จะเปลี่ยนค่า "readylatency" ที่เหมาะสมเป็น "1"  ทั้งนี้ขึ้นอยู่กับการออกแบบของคุณ ซึ่งอาจรวมถึงการเปลี่ยนความหน่วงแฝงของอินเทอร์เฟซอ่างล้างจาน Avalon-ST, อินเทอร์เฟซต้นทาง และ/หรืออินเทอร์เฟซalmost_fullและalmost_empty

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้