ความหน่วงแฝงของ SC FIFO จะต้องเปลี่ยนเป็น "1" เพื่อให้เข้ากับชุด VIP คุณจะต้องแก้ไขไฟล์ altera_avalon_sc_fifo_hw.tcl ที่พบในไลบรารีซอฟต์แวร์ Quartus II ของคุณ พาธไปยังไฟล์นี้คือพาธการติดตั้ง //ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/ ในไฟล์ altera_avalon_sc_fifo_hw.tcl จะเปลี่ยนค่า "readylatency" ที่เหมาะสมเป็น "1" ทั้งนี้ขึ้นอยู่กับการออกแบบของคุณ ซึ่งอาจรวมถึงการเปลี่ยนความหน่วงแฝงของอินเทอร์เฟซอ่างล้างจาน Avalon-ST, อินเทอร์เฟซต้นทาง และ/หรืออินเทอร์เฟซalmost_fullและalmost_empty
ทําไม Qsys ถึงให้ข้อผิดพลาดเมื่อเชื่อมต่อ SC FIFO กับคอร์ชุด VIP ของฉัน
1
คำประกาศสิทธิ์
การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้