ID บทความ: 000079456 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/09/2012

ข้อผิดพลาด: ไม่สามารถวาง PLLaltlvds_serdes_tx_side เป็นเศษส่วน:<instance_name>pll_fclk~FRACTIONAL_PLL</instance_name>

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นข้อผิดพลาดนี้เมื่อใช้ฟังก์ชัน ALTLVDS_TX หรือ ALTLVDS_RX เมก้าสําหรับการออกแบบอุปกรณ์ Stratix® V ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0, 10.0 SP1, 10.1 และ 10.1 SP1

ข้อผิดพลาดนี้สามารถเกิดขึ้นได้แม้ว่าจะมีทรัพยากร fPLL เพียงพอที่จะวางการออกแบบ  ปัญหาของอุปกรณ์ Intel® Quartus® II ทําให้ไม่สามารถวางแหล่งข้อมูลการออกแบบได้สําเร็จ

ความละเอียด

คุณสามารถแก้ไขปัญหานี้ได้โดยการกําหนดตําแหน่งพินให้กับพินสัญญาณนาฬิกา ตัวส่งสัญญาณ ALTLVDS_TX และตัวรับสัญญาณ ALTLVDS_RX  คุณสามารถทําการบ้านพินที่เฉพาะเจาะจงหรือการบ้านจากตําแหน่งทั่วไป เช่น "EDGE_TOP" หรือ "EDGE_BOTTOM"  เมื่อคุณทําการมอบหมายตําแหน่งไปยังอินพุตสัญญาณนาฬิกา ตัวส่งสัญญาณ และตัวรับสัญญาณแล้ว การออกแบบควรสามารถใส่ได้ โดยมีทรัพยากรที่จําเป็นพร้อมใช้งานในอุปกรณ์ที่เลือก

ซึ่งได้รับการแก้ไขในเวอร์ชัน 11.0 ของซอฟต์แวร์ Intel® Quartus® II

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้