ID บทความ: 000079434 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/12/2013

ทําไมlocal_cal_successถึงสูง แต่local_init_doneอยู่ในระดับต่ําในระหว่างการจําลอง RTL สําหรับคอนโทรลเลอร์หน่วยความจําฮาร์ด

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเรียกใช้งานการจําลอง RTL สําหรับคอนโทรลเลอร์หน่วยความจําฮาร์ดที่ใช้ UniPHY ในอุปกรณ์ Arria® V หรือ Cyclone® V คุณอาจพบว่า local_cal_success สูง แต่ local_init_done อยู่ในระดับต่ํา สัญญาณ local_init_done ดังกล่าวขับเคลื่อนด้วยตัวควบคุมหน่วยความจําฮาร์ดโดยอิงตามเวอร์ชั่นที่ซิงโครไนซ์ภายในของอิน afi_cal_success พุต สัญญาณ local_init_done และ local_cal_success ควรมีรูปแบบเดียวกัน แต่อาจมีลักษณะการทํางานที่แตกต่างกันหากไม่ได้เชื่อมต่ออินพุตสัญญาณนาฬิกาหรือรีเซ็ตสําหรับส่วนหน้าของพอร์ตหลายพอร์ต (MPFE) อย่างถูกต้อง

    ความละเอียด

    ตรวจสอบให้แน่ใจว่าได้เชื่อมต่อพอร์ตนาฬิกาและรีเซ็ต MPFE อย่างถูกต้อง

    บทความที่เกี่ยวข้อง

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Arria® V GT FPGA
    Cyclone® V FPGA และ SoC FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้