ID บทความ: 000079428 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันจึงได้รับข้อผิดพลาดที่ไม่คาดคิดระหว่างการรีเซ็ตเมื่อใช้งานการออกแบบ PCIe Chaining DMA ในการจําลองแบบอนุกรม

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากข้อบกพร่องใน testbench ไฟล์จอมอนิเตอร์ altpcietb_pipe_xtx2yrx.v จะแสดงข้อผิดพลาดเท็จในระหว่างการรีเซ็ต

     
เนื่องจากการตรวจสอบเหล่านี้มีไว้สําหรับโหมด PIPE ภายนอกเท่านั้น จึงควรปิดใช้งานเมื่อการออกแบบทํางานในโหมดอนุกรม

ด้านล่างนี้เป็นข้อความแสดงข้อผิดพลาดบางส่วน:

ข้อผิดพลาด #: 196 ns TxElecIdle ไม่มั่นใจในขณะที่รีเซ็ตตามระบุ เลน: 0, MAC: EP
ข้อผิดพลาด #: 196 ns Powerdown ไม่ใช่ P1 ในขณะที่รีเซ็ต asserted, เลน: 0, MAC: EP

หากต้องการระงับข้อผิดพลาดเหล่านี้ คุณต้องทําดังนี้:

1. เปิด/_examples/common/testbench/altpcietb_pipe_xtx2yrx.v และ goto line 189
2. ขอรับสิทธิ์ (pipe_mode == 1'b1) เป็นเงื่อนไขเดิมหรือเปลี่ยนใหม่เป็นรหัสใหม่

รหัส RTL Verilog เดิม:
if ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1))

รหัส RTL Verilog ใหม่:
ถ้า (resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1) & (pipe_mode == 1'b1))

ปัญหานี้จะได้รับการแก้ไขใน Quartus เวอร์ชันในอนาคต® ซอฟต์แวร์ II

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Cyclone® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้