เนื่องจากข้อบกพร่องใน testbench ไฟล์จอมอนิเตอร์ altpcietb_pipe_xtx2yrx.v จะแสดงข้อผิดพลาดเท็จในระหว่างการรีเซ็ต
เนื่องจากการตรวจสอบเหล่านี้มีไว้สําหรับโหมด PIPE ภายนอกเท่านั้น จึงควรปิดใช้งานเมื่อการออกแบบทํางานในโหมดอนุกรม
ด้านล่างนี้เป็นข้อความแสดงข้อผิดพลาดบางส่วน:
ข้อผิดพลาด #: 196 ns TxElecIdle ไม่มั่นใจในขณะที่รีเซ็ตตามระบุ เลน: 0, MAC: EP
ข้อผิดพลาด #: 196 ns Powerdown ไม่ใช่ P1 ในขณะที่รีเซ็ต asserted, เลน: 0, MAC: EP
หากต้องการระงับข้อผิดพลาดเหล่านี้ คุณต้องทําดังนี้:
1. เปิด/_examples/common/testbench/altpcietb_pipe_xtx2yrx.v และ goto line 189
2. ขอรับสิทธิ์ (pipe_mode == 1'b1) เป็นเงื่อนไขเดิมหรือเปลี่ยนใหม่เป็นรหัสใหม่
รหัส RTL Verilog เดิม:
if ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1))
รหัส RTL Verilog ใหม่:
ถ้า (resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1) & (pipe_mode == 1'b1))
ปัญหานี้จะได้รับการแก้ไขใน Quartus เวอร์ชันในอนาคต® ซอฟต์แวร์ II