ปัญหาสำคัญ
Stratix V Hard IP สําหรับคู่มือผู้ใช้ PCI Express และ Transceiver บทที่ Alteraคอนโทรลเลอร์การกําหนดค่า IP Core ใหม่ คู่มือผู้ใช้คอร์ตัวรับส่งสัญญาณ PHY IP ควรมีสิ่งต่อไปนี้ ข้อจํากัดสําหรับการออกแบบรวมถึง Stratix V Hard IP สําหรับ PCI Express IP Core เมื่อเปิดใช้งาน CvP หากการออกแบบของคุณมีส่วนประกอบต่อไปนี้:
- Stratix V Hard IP สําหรับ PCI Express พร้อม CvP เปิด
- ตัวรับส่งสัญญาณใดๆ เพิ่มเติม PHY ที่เชื่อมต่อกับการกําหนดค่าตัวรับส่งสัญญาณใหม่เดียวกัน คอนโทรลเลอร์
จากนั้นคุณต้องเชื่อมต่อนาฬิกาอ้างอิง PLL ที่เรียกว่า refclk
Stratix V Hard IP สําหรับคอร์ PCI Express IP ไปยัง mgmt_clk_clk สัญญาณ
ของคอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณใหม่และเพิ่มเติม
PHY ตัวรับส่งสัญญาณ นอกจากนี้ หากการออกแบบของคุณมีมากกว่า
คอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณหนึ่งตัวที่ด้านเดียวกันของ
FPGA พวกเขาทั้งหมดต้องแบ่งปัน mgmt_clk_clk สัญญาณ
ไม่จําเป็นต้องแก้ไขปัญหาใดๆ ข้อจํากัดนี้จะได้รับการบันทึกไว้ ในเวอร์ชันในอนาคตของStratix V Hard IP สําหรับคู่มือผู้ใช้ PCI Express และ Transceiver บทที่ Alteraคอนโทรลเลอร์การกําหนดค่า IP Core ใหม่ คู่มือผู้ใช้คอร์ตัวรับส่งสัญญาณ PHY IP