ฉันจะอัปเดตตารางแฮชแบบหลายผู้รับของคอร์ IP ของ Triple Speed Ethernet...

สิ่งแวดล้อม

ทรัพย์สินทางปัญญาเอฟพีจีเอ

อีเธอร์เน็ต

คำอธิบาย

ตัวอย่างเช่น คุณต้องการให้แกน IP ยอมรับแพ็กเก็ตที่มีที่อยู่ปลายทางของ 01-1C-23-17-4A-CB แกน IP หมายถึงบิตที่อยู่เหล่านี้ [47:0] ตามลําดับย้อนกลับตามที่แสดงไว้ด้านล่าง

ที่อยู่บิต 7:0 = 0x01 -> Hash Code บิต 0 (XOR MAC address 7:0) = "1"
แก้ไขบิต 15:8 = 0x1C -> Hash Code บิต 1 (XOR MAC address 15:8) = "1"
แก้ไขบิต 23:16 = 0x23 -> Hash Code บิต 2 (XOR MAC address 23:16) = "1"
แก้ไขบิต 31:24 = 0x17 -> Hash Code บิต 3 (XOR MAC address 31:24) = "0"
แก้ไขบิต 39:32 = 0x4A -> Hash Code บิต 4 (XOR MAC address 39:32) = "1"
แก้ไขบิต 47:40 = 0xCB -> Hash Code บิต 5 (XOR MAC address 47:40) = "1"

ดังนั้นรหัสแฮชสําหรับตัวอย่างนี้จึง0x37 หากต้องการยอมรับแพ็กเก็ตที่มีที่อยู่นี้ ให้ตั้งค่า bit 0 ของการลงทะเบียนการกําหนดค่าตารางแฮชแบบหลายผู้รับที่0x77 "DWord offset" (0x40 0x37) เป็นค่า 1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 39 ผลิตภัณฑ์

Cyclone® III LS FPGA

Stratix® IV E FPGA

Cyclone® V GT FPGA

Cyclone® III FPGA

Stratix® V GX FPGA

Cyclone® IV GX FPGA

Cyclone® II FPGA

Cyclone® V GX FPGA

Arria® V GZ FPGA

Stratix® V GS FPGA

Stratix® II GX FPGA

Stratix® II FPGA

Arria® V GX FPGA

Stratix® V GT FPGA

Intel® Arria® 10 GT FPGA

Arria® V GT FPGA

Stratix® III FPGA

Stratix® IV GX FPGA

Arria® II GX FPGA

Intel® Arria® 10 GX FPGA

Arria® II GZ FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Intel® Arria® 10 SX SoC FPGA

เอฟพีจีเอ Stratix®

MAX® V CPLD

เอฟพีจีเอ Stratix® GX

Arria® GX FPGA

Cyclone® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SE SoC FPGA

Cyclone® IV E FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Cyclone® FPGA

MAX® II CPLD

Intel® MAX® 10 FPGA

MAX® II Z CPLD

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ฉันจะอัปเดตตารางแฮชแบบหลายผู้รับของคอร์ IP ของ Triple Speed Ethernet ได้อย่างไร

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์