Avalon-MM Master Interface จะเก็บข้อมูลจาก Avalon-MM Slave ใน JESD204B IP Core One Clock Cycle เร็วกว่าที่คาดไว้

เมื่อคุณใช้เครื่องมือ Qsys ซอฟต์แวร์ Quartus II เพื่อเชื่อมต่อ อินเตอร์เฟซ Avalon-MM Master ไปยังอินเทอร์เฟซ Avalon-MM Slave ในคอร์ IP JESD204B คุณจะไม่สามารถอ่านข้อมูลที่ ด้าน Avalon-MM Master ระหว่างการอ่าน

เมื่อมีพอร์ต waitrequest สัญญาณความหน่วงแฝงในการอ่าน (ค่าเริ่มต้น = 0) มีการคํานวณก่อนสัญญาณ ReadWaitTime (ค่าเริ่มต้น = 1) สําหรับอินเทอร์เฟซ JESD204B Avalon MM Slave ข้อมูลจะถูกบันทึกที่พอร์ต Readdata หนึ่งรอบนาฬิกาหลังจากได้รับ คําสั่งอ่าน พฤติกรรมนี้ทําให้ Qsys เชื่อมต่อถึง เก็บข้อมูลจาก JESD204B Avalon-MM Slave หนึ่งรอบของนาฬิกาก่อนหน้านี้ กว่าที่คาดไว้

ปัญหานี้มีผลต่อเวอร์ชันทั้งหมดที่รองรับ JESD204B แกน IP

ตั้งค่าสัญญาณความหน่วงแฝงในการอ่านเป็น 1 สําหรับ JESD204B Avalon-MM ทั้งหมด อินเทอร์เฟซ Slave โดยทําตามขั้นตอนด้านล่าง:

1. เปิดไฟล์ altera_jesd204_tx_hw.tcl ที่อยู่ ในไดเรกทอรี /acds/ip/altera/altera_jesd204/src/tx และเพิ่มรหัสต่อไปนี้ที่บรรทัด 89:

"ความหน่วงแฝงในการอ่านset_interface_property jesd204_tx_avs 1"

2. เปิดไฟล์ altera_jesd204_rx_hw.tcl ในไดเรกทอรี /acds/ip/altera/altera_jesd204/src/rx และเพิ่มรหัสต่อไปนี้ที่บรรทัด 87:

"ความหน่วงแฝงในการอ่านset_interface_property jesd204_rx_avs 1"