สําหรับการออกแบบ Stratix® III และ Stratix IV โดยใช้การกําหนดค่า PLL ใหม่ ตัววิเคราะห์เวลา TimeQuest จะไม่รายงานการตั้งค่าหรือยึดค่าสําหรับสัญญาณ phasestep เนื่องจากเวลาสําหรับสัญญาณนี้ไม่มีความสําคัญ
บทที่ Stratix III Device Handbook บท ที่ Clock Networks และ PLL ในอุปกรณ์ Stratix III (PDF) และ บทที่ Stratix Device Handbook ของ Clock Networks และ PLL ในอุปกรณ์ IV Stratix (PDF) ระบุว่าสัญญาณกําหนดค่า PLL ใหม่ทั้งหมดเป็นซิงโครนัสกับ scanclkและสัญญาณทั้งหมดควรตรงตามการตั้งค่าและถือครองซึ่งเกี่ยวข้องกับ scanclk อย่างไรก็ตาม ควรเก็บสัญญาณ phasestep ไว้สําหรับรอบ scanclk และถอดแยกออกหลังจากที่สัญญาณ phasedone อยู่ในระดับต่ําเท่านั้น การใช้งาน phasestep ที่ถูกต้องยังเป็นเอกสารใน หมายเหตุแอปพลิเคชัน 454: การปรับใช้การกําหนดค่า PLL ใหม่ใน Stratix III และอุปกรณ์ Stratix IV (PDF) เนื่องจากสัญญาณจะถูกใช้ในลักษณะนี้ จึงไม่จําเป็นต้องมี phasestepการวิเคราะห์การตั้งค่าและระงับ
คู่มืออุปกรณ์มีกําหนดเวลาให้อัปเดตเพื่อชี้แจงข้อกําหนดเวลาสําหรับสัญญาณการกําหนดค่า PLL ใหม่