ทําไมตัวนับ fPLL C ไม่ได้รับการอัปเดตอย่างถูกต้องเมื่อกําหนดค่า...

คำอธิบาย

เมื่อใช้ Altera_PLL_Reconfig ตรรกะการแปลจาก C logical counter ไปยัง C physical counter อาจแมปอย่างไม่ถูกต้องในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 และก่อนหน้า ทําให้ IP กําหนดค่าตัวนับทางกายภาพที่ไม่ถูกต้อง

ความละเอียด

ปิดใช้งานการมอบหมายADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAPในโครงการของคุณ เวอร์ชันปัจจุบันของซอฟต์แวร์ Quartus II ต้องปิดใช้งานการมอบหมายนี้เพื่อให้ตัวนับเอาต์พุต C อัปเดตแบบไดนามิก IP มีกําหนดที่จะปรับปรุงในซอฟต์แวร์ Quartus II เวอร์ชั่นในอนาคตเพื่อให้คุณสามารถใช้การกําหนดADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAPและการกําหนดค่าตัวนับเอาต์พุต C ใหม่แบบไดนามิก

คุณสามารถดูได้ที่ AN 661: การปรับใช้การกําหนดค่า PLL ใหม่แบบ Fractional ด้วยALTERA_PLLและALTERA_PLL_RECONFIGเมกะฟังก์ชัน (PDF)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมตัวนับ fPLL C ไม่ได้รับการอัปเดตอย่างถูกต้องเมื่อกําหนดค่า Altera_PLL ใหม่แบบไดนามิกโดยใช้ IP Altera_PLL_Reconfig

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์