เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า ตัวควบคุมหน่วยความจําที่ใช้ UniPHY ขาดข้อจํากัด SDC ไปอย่างเหมาะสมเพื่อจํากัดสัญญาณนาฬิกา afi_half_clk ที่นําไปสู่การวิเคราะห์เวลาที่ไม่ถูกต้องสําหรับโดเมนนาฬิกา afi_half_clk
หากการออกแบบไม่ได้ใช้สัญญาณ afi_half_clk ไม่จําเป็นต้องทําการเปลี่ยนแปลงใดๆ
หากการออกแบบใช้สัญญาณ afi_half_clk ให้เพิ่มการบ้าน create_generated_clock สําหรับ afi_half_clock ไปยังไฟล์ SDC ระดับสูงสุด
หากไม่มีไฟล์ SDC ระดับสูงสุด ให้สร้างไฟล์และเพิ่มลงในรายการไฟล์โครงการ
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Edition เวอร์ชั่น 13.1