ID บทความ: 000079313 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/05/2013

ทําไมสัญญาณ afi_half_clk จึงไม่มีข้อจํากัดในคอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY ของฉัน

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า ตัวควบคุมหน่วยความจําที่ใช้ UniPHY ขาดข้อจํากัด SDC ไปอย่างเหมาะสมเพื่อจํากัดสัญญาณนาฬิกา afi_half_clk ที่นําไปสู่การวิเคราะห์เวลาที่ไม่ถูกต้องสําหรับโดเมนนาฬิกา afi_half_clk

 

 

ความละเอียด

หากการออกแบบไม่ได้ใช้สัญญาณ afi_half_clk ไม่จําเป็นต้องทําการเปลี่ยนแปลงใดๆ

หากการออกแบบใช้สัญญาณ afi_half_clk ให้เพิ่มการบ้าน create_generated_clock สําหรับ afi_half_clock ไปยังไฟล์ SDC ระดับสูงสุด

 

หากไม่มีไฟล์ SDC ระดับสูงสุด ให้สร้างไฟล์และเพิ่มลงในรายการไฟล์โครงการ

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Edition เวอร์ชั่น 13.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

Cyclone® V SE SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GT FPGA
Stratix® IV GX FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® IV GT FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้