ID บทความ: 000079262 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/05/2014

ทําไมชุดพัฒนาระบบขั้นสูง Stratix V จึงไม่สามารถเชื่อมโยงไปยัง L0 ได้

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย เนื่องจากข้อผิดพลาดในไฟล์ .pin และ Quartus® II Settings File (.qsf) ที่มีให้ จะไม่มีการกําหนดนาฬิกาอ้างอิง PCI Express® ให้กับพินที่ถูกต้อง ข้อผิดพลาดนี้ป้องกันไม่ให้ลิงก์ไปถึงการแจกแจง L0 และการแจงนับอุปกรณ์
ความละเอียด โปรดเปลี่ยนการกําหนดพิน Refclk เป็น AK38/AK39 แทน AH39/AH40 ที่ไม่ถูกต้อง จากนั้นอุปกรณ์จะเชื่อมโยงไปยัง L0 และจะระบุอย่างถูกต้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้