ID บทความ: 000079260 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 18/01/2016

ฉันจะแน่ใจได้อย่างไรว่า PCIe HIP แบบอัตโนมัติเข้าสู่สถานะ L0 ก่อนที่การกําหนดค่า Fabric จะเสร็จสิ้น

สิ่งแวดล้อม

    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

PCI อัตโนมัติ® Express Hard IP สามารถไปถึงสถานะ LTSSM L0 ได้ก่อนที่จะมีการโหลด fabric FPGA เต็มรูปแบบ

สังเกตสถานะ LTSSM ของคอร์ PCIe IP โดยใช้ SignalTap™ II พร้อมทริกเกอร์การเปิด/ปิดเครื่อง ตัวกระตุ้นการเปิดเครื่องจะแสดงสถานะ Hard IP LTSSM เมื่อการกําหนดค่า Fabric สมบูรณ์ ดังนั้นสถานะ LTSSM ก่อนหน้านี้ทั้งหมดต้องไปถึงก่อนการกําหนดค่า Fabric

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ SignalTap II พร้อมตัวกระตุ้นการเปิดเครื่อง ให้ดูเอกสารต่อไปนี้:

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Intel® Arria® 10 GT FPGA
Arria® V GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้