คีย์เวิร์ดที่สงวนไว้ในมาตรฐาน SystemVerilog อาจถูกใช้ในไฟล์ไลบรารีการจําลอง Verilog HDL ของ Altera เช่น ตัวระบุ เช่น ชื่อโมดูลหรือสาย ตัวอย่างของคําดังกล่าวคือ "global" ซึ่งเป็นคําสําคัญที่สงวนไว้ในมาตรฐาน IEEE 1800-2009 SystemVerilog และใช้เป็นชื่อโมดูลในไฟล์ไลบรารี altera_primitives.v การคอมไพล์ไฟล์ไลบรารี Verilog HDL ดังกล่าวในการจําลองของบริษัทอื่นโดยใช้ตัวเลือก SystemVerilog อาจส่งผลให้เกิดความล้มเหลวในการคอมไพล์
Alteraแนะนําให้คอมไพล์ไฟล์ไลบรารีทั้งหมดด้วยส่วนขยาย '.v' โดยไม่ใช้ตัวเลือก SystemVerilog และยังคอมไพล์ไฟล์ไลบรารีทั้งหมดด้วยส่วนขยาย '.sv' โดยใช้ตัวเลือก SystemVerilog ดูเอกสารการจําลองของบริษัทอื่นสําหรับข้อมูลเกี่ยวกับการคอมไพล์ไฟล์ HDL ที่มีและไม่มีตัวเลือก SystemVerilog
โซลูชันอื่นคือการใช้คอมไพเลอร์ EDA Simulation Library ของ Altera เพื่อคอมไพล์ไลบรารีAlteraทั้งหมดสําหรับโปรแกรมจําลองของบริษัทอื่นที่รองรับทั้งหมด สําหรับรายละเอียดเพิ่มเติม โปรดดู คู่มือ Quartus II, เล่ม 3, หัวข้อ I, บทที่ 1 : การจําลองการออกแบบAltera, คอมไพเลอร์ไลบรารีการจําลอง EDA (PDF)