ID บทความ: 000079210 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/02/2013

TimeQuest อาจรายงานความล้มเหลวในการกําหนดเวลาสําหรับอินเทอร์เฟซหน่วยความจําฮาร์ดในระบบย่อย HPS สําหรับอุปกรณ์ Cyclone V SoC อย่างไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2, DDR3 และ LPDDR2

    สําหรับอินเทอร์เฟซหน่วยความจําฮาร์ดโดยใช้โปรเซสเซอร์ ARM บน Cyclone V SoC อุปกรณ์, รายงาน DDR ใน TimeQuest อาจรายงานความล้มเหลวของเวลาที่มีข้อผิดพลาด รายงานดังกล่าวเกี่ยวกับความล้มเหลวในการกําหนดเวลาในการวิเคราะห์เวลาหรือ DQS ที่น่าตําหนิ สามารถละเลยการวิเคราะห์เวลาเทียบกับ CK ได้

    ปัญหานี้ไม่สามารถใช้ได้กับอินเทอร์เฟซหน่วยความจําแบบแข็งหรือซอฟต์ ในFPGA

    ความละเอียด

    การแก้ไขปัญหาสําหรับปัญหานี้คือการละเลยการกําหนดเวลาที่รายงาน ล้ม เหลว

    ปัญหานี้จะได้รับการแก้ไขในรุ่นในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้