ปัญหาสำคัญ
คำอธิบาย
ตัวอย่างการออกแบบฮาร์ดแวร์คอร์ IP LL 40-100GbE ไม่สามารถกําหนดเวลาได้ ปัญหาคือ เกิดจากชื่อนาฬิกาไม่ตรงกันกับไฟล์ SDC
ความละเอียด
เพื่อให้แน่ใจว่าตัวอย่างการออกแบบฮาร์ดแวร์สามารถทํางานได้อย่างถูกต้อง เนื้อหาของไฟล์ SDC ที่ /hardware_test_design/common/common_timing_a10.sdc พร้อมข้อความต่อไปนี้:
derive_pll_clocks -create_base_clock
derive_clock_uncertainty
set_false_path -from [get_keepers {cpu_resetn}]
set RX_CORE_CLK [get_clocks *|phy*|*rxp|*rx_pll*rx_core_clk*]
set TX_CORE_CLK [get_clocks *|phy*|*txp|*tx_pll*tx_core_clk]
set clk100 [get_clocks *|iopll*|clk100]
set_clock_groups -asynchronous -group -group -group
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของความหน่วงแฝงต่ํา 40 และ 100-Gbps Ethernet MAC และ PHY IP Core