คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II การใช้ EDA Simulation Library Compiler เพื่อคอมไพล์ทั้งไลบรารีการจําลอง Verilog HDL และ VHDL สําหรับ NC-Sim ไปยังไดเรกทอรีผลลัพธ์เดียวกันจะเขียนทับ cds.lib ไฟล์ ไม่มีไฟล์และไดเรกทอรีย่อยอื่นใดที่ได้รับผลกระทบ
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนด้านล่าง
- คอมไพล์ไลบรารี Verilog HDL
- คัดลอกไฟล์ cds.lib ในไดเรกทอรีผลลัพธ์ไปยังตําแหน่งอื่น
- คอมไพล์ไลบรารี VHDL ในไดเรกทอรีผลลัพธ์เดียวกันกับไลบรารี Verilog HDL
- แก้ไขไฟล์ cds.lib ที่เพิ่งสร้างและผนวกเนื้อหาของ cds.lib แรก ยกเว้นบรรทัดแรกที่เริ่มต้นด้วย
include ...
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต