คำอธิบาย
ในCyclone® V หรือ Arria® V SoC FPGA มีการระบุพารามิเตอร์การกําหนดเวลา RGMII (TX_CLK ไปยัง TXD/TX_CTL output data delay) มีการระบุเป็น -0.85 ถึง 0.15 ns ซึ่งเกินข้อมูลจําเพาะของมาตรฐานอุตสาหกรรม ในสเปค Gigabit Media Independent Interface ที่ลดลง (เวอร์ชั่น 2.0) TskewT (data to clock output skeww) ที่มีคํานิยามเดียวกับ Td จะถูกกําหนดเป็น -500ps ถึง 500ps การละเมิดเวลานี้จะนําไปสู่ปัญหาการเชื่อมต่อระหว่างอินเทอร์เฟซ HPS EMAC RGMII และ PHY ของผู้จัดจําหน่ายบางราย
ความละเอียด
เราขอแนะนําให้เลือก PHY ที่มีความสามารถในการปรับเวลาอินพุต ตัวอย่างเช่น การเลือก RTL8212 SERIAL PHY ของ Realtek\' จะมีพิน TXDLY / RXDLY เพื่อปรับการหน่วงเวลาสัญญาณนาฬิกาอินพุต/ เอาต์พุต การเลือก Micrel\'s serial PHYZ9021 ของ Micrel จะมีการลงทะเบียน RGMII Pad Skew เพื่อปรับสัญญาณ\'skew ในขั้นตอนที่ 0.12ns ทั้งสองอย่างนี้หมายถึงเพิ่มความล่าช้าให้กับสัญญาณเพื่อชดเชยการเบ็ดเด็ดของเอาต์พุต ซึ่งสามารถกําจัดข้อผิดพลาดของเวลาในบอร์ดลูกค้าได้
สําหรับการเลือก PHY เหล่านั้นโดยไม่มีความสามารถในการปรับเวลา ควรใช้ตรรกะกาวเพิ่มเติมกับอินเทอร์เฟซ RGMII การกําหนดเส้นทางสัญญาณ HPS EMAC RGMII ภายนอกไปยังด้านFPGA หรือการเชื่อมโยง HPS EMAC GMII ภายในไปยังFPGA
สําหรับการเลือก PHY เหล่านั้นโดยไม่มีความสามารถในการปรับเวลา ควรใช้ตรรกะกาวเพิ่มเติมกับอินเทอร์เฟซ RGMII การกําหนดเส้นทางสัญญาณ HPS EMAC RGMII ภายนอกไปยังด้านFPGA หรือการเชื่อมโยง HPS EMAC GMII ภายในไปยังFPGA