ปัญหาสำคัญ
คำอธิบาย
Qsys ไม่รองรับส่วนประกอบ SOPC Builder PLL รุ่นเก่า ยกเว้นผู้ที่มีความถี่อินพุต 50 MHz การสร้างการออกแบบ ซึ่งรวมถึง PLL แบบดั้งเดิมที่ความถี่อินพุตไม่ได้ตั้งค่าเป็น 50 MHz ล้มเหลวโดยมีข้อผิดพลาดที่คล้ายกับต่อไปนี้:
Error: altera_avalon_pll_khh3cm2h: CLock yyclock_inclk0
of frequency 50.000 MHz driving the PLL module conflicts with the
PLL inclock of frequency 125.000 MHz.
ความละเอียด
หากคุณต้องการกําหนดค่า PLL ด้วยความถี่อินพุตอื่นๆ แทนที่ SOPC Builder PLL ด้วย ALTPLL Avalon