ID บทความ: 000079090 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2012

ทําไมฉันถึงเห็นความล่าช้าของสายการกําหนดเส้นทางขนาดใหญ่เพิ่มไปยังเส้นทางอินพุตและเอาต์พุตของฉันส่งผลให้เกิดการละเมิดเวลา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 และ 12.0 SP1 การชดเชย PLL อาจแสดงอย่างไม่ถูกต้องใน Fitter ซึ่งอาจส่งผลให้มีการเพิ่มความล่าช้าของสายการกําหนดเส้นทางขนาดใหญ่ไปยังพาธที่ข้ามโดเมนนาฬิกา เช่น พาธอินพุตและเอาต์พุต ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และอุปกรณ์ Cyclone® V
    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0 SP2 ในการแก้ไขปัญหานี้ อัปเกรดเป็นซอฟต์แวร์ Quartus II เวอร์ชัน 12.0 SP2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้