เมื่อคุณสร้างระบบ Qsys ที่มี Serial RapidIO® IP, Qsys จะสร้างไฟล์สคริปต์ (.tcl) และ Synopsys Design Constraint(.sdc) สําหรับ IP ของคุณ
ไฟล์ .sdc ไม่ทํางานอย่างถูกต้องเมื่อมีหลายอินสแตนซ์ของ Serial RapidIO IP ที่มีอยู่ในระบบ Qsys ของคุณ ปัญหาคือข้อความcreate_generated_clockตรงกันมากกว่าหนึ่งนาฬิกาและล้มเหลว คุณจะเห็นรายการเหล่านี้ในรายงานข้อจํากัดที่ถูกละเลยภายใน TimeQuest™ Timing Analyzer
ในการแก้ไขปัญหานี้ ให้ทําสําเนาคําสั่งcreate_generated_clockสําหรับแต่ละอินสแตนซ์ของ Serial RapidIO IP จากนั้นเปลี่ยนชื่อนาฬิกาเพื่อให้ไม่ซ้ํากันและปรับเปลี่ยนแหล่งที่มาและตัวกรองเป้าหมายเพื่อให้รวมชื่ออินสแตนซ์
ตัวอย่างเช่น เปลี่ยนสิ่งนี้:create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
สําหรับสิ่งนี้:create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต