ID บทความ: 000079080 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/10/2011

การคอมไพล์อาจส่งผลให้เกิดข้อผิดพลาดในการจําลอง V EDA Stratix

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณพยายามคอมไพล์การออกแบบที่มุ่งเป้าไปที่Stratix อุปกรณ์ V การคอมไพล์อาจล้มเหลวโดยมีข้อผิดพลาดต่อไปนี้:

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    ความละเอียด

    ก่อนที่คุณจะเริ่มการคอมไพล์ ให้ปิด Netlist Writer โดยทําตามขั้นตอนต่อไปนี้:

    1. ในเมนู การมอบหมาย ให้คลิก การตั้งค่า
    2. ในรายการ หมวดหมู่ ให้เลือก การจําลอง ภายใต้ EDA การตั้งค่าเครื่องมือ
    3. ในกล่อง ชื่อเครื่องมือ ให้เลือก

    หากต้องการทําการจําลอง RTL แบบเนทีฟลิงค์ หลังจากการคอมไพล์ เสร็จสมบูรณ์ ให้เลือกเครื่องมือ EDA ของคุณในชื่อเครื่องมือ ของกล่องโต้ตอบ การตั้งค่า EDA

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้