คำอธิบาย
ใช่ ความถี่สัญญาณนาฬิกาจะกําหนดความเร็วของวงจรการตรวจจับข้อผิดพลาดที่สามารถทํางานสําหรับการคํานวณ Cyclic Redundancy Check (CRC) สําหรับ Stratix® II, Cyclone® II, Cyclone III และอุปกรณ์FPGAก่อนหน้า มีข้อมูลจําเพาะความถี่การตรวจสอบ CRC สําหรับอุปกรณ์ทั้งหมด ในขณะที่อุปกรณ์ Stratix III และ Stratix IV เป็นอุปกรณ์ต่อเฟรม
ดังนั้น ในStratix III และอุปกรณ์ Stratix IV ข้อมูลจําเพาะจะถูกตีความว่าเป็นความถี่สัญญาณนาฬิกาสําหรับวงจรตรวจจับข้อผิดพลาดในการรันผ่านการตรวจสอบ CRC สําหรับเฟรมเดียว เมื่อตั้งค่าความถี่นี้แล้ว วงจรจะตรวจสอบทุกเฟรมข้อมูลโดยใช้ความถี่นาฬิกาเดียวกัน
