ID บทความ: 000078968 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2013

PCI Express Hard IP Block ใดบ้างที่รองรับการกําหนดค่าผ่าน PCI Express (CvP) บนอุปกรณ์ Stratix® V GX/GS และ GT

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

PCI Express Hard IP ที่เกี่ยวข้องกับบล็อกตัวรับส่งสัญญาณ B0L รองรับ CvP บนอุปกรณ์ Intel® Stratix® V GX, GS และ GT

 

ความละเอียด

PCI Express Hard IP ที่เกี่ยวข้องกับบล็อกตัวรับส่งสัญญาณ B0L รองรับ CvP บนอุปกรณ์ Intel® Stratix® V GX, GS และ GT

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้