ID บทความ: 000078950 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/10/2011

การออกแบบ VHDL ที่มุ่งเป้าไปที่อุปกรณ์ V Stratix ไม่สามารถจําลองโดยซอฟต์แวร์ ModelSim-Altera Starter Edition เวอร์ชัน 6.6c และ 6.6d

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ ModelSim-Altera Starter Edition เวอร์ชัน 6.6c และ 6.6d, การออกแบบใน VHDL ที่กําหนดเป้าหมายอุปกรณ์ Stratix V ไม่สามารถจําลองได้ ปัญหานี้ไม่ส่งผลกระทบต่อ ModelSim-Altera ซอฟต์แวร์ Edition เนื่องจากปัญหานี้ คุณอาจพบข้อผิดพลาดที่คล้ายกัน ตามรายการต่อไปนี้:

    # ALTERA version supports only a single HDL # ** Fatal: (vsim-3512) Instantiation of "stratixv_ds_coef_sel" failed. Unable to check out Verilog simulation license.

    ความละเอียด

    จําลองการออกแบบด้วย Verilog HDL หรือใช้ ModelSim-Altera ซอฟต์แวร์เวอร์ชั่น 6.6d

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้