ID บทความ: 000078919 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/08/2015

เมื่อใช้อีเธอร์เน็ต MAC และ PHY ความหน่วงแฝงต่ํา 40 และ 100-Gbps เป็นไปได้หรือไม่ที่ทั้งการเริ่มต้นแพ็กเก็ตและจุดสิ้นสุดของสัญญาณแพ็กเก็ตจะยืนยันในรอบสัญญาณนาฬิกาเดียวกัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ได้ เมื่อได้รับเฟรมแบบกระจายหรือเฟรมสั้น ๆ Ethernet MAC และ PHY 40 และ 100-Gbps ความหน่วงแฝงต่ําและ INTEL® FPGA IP PHY อาจยืนยันได้ว่าทั้งสองสัญญาณเริ่มต้นของแพ็กเก็ต (l<n>_rx_startofpacket/dout_sop) และสัญญาณปลายแพ็กเก็ต (l<n>_rx_endofpacket/dout_eop) ในรอบสัญญาณนาฬิกาเดียวกัน

ความละเอียด

N/A

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้