ไม่ใช่
ระหว่างการทดสอบ CBB ผู้ใช้เพียงแค่ต้องตั้งค่าtest_in[32]=1,test_in[6]=0 และวนรอบผ่านโหมด PCIe® Gen1 และ Gen2 โดยใช้test_in[5] บิต ตัวอย่างการออกแบบที่แสดงวิธีใช้งานการทดสอบ CBB สามารถหาได้จากการออกแบบตัวอย่าง PCIe Chaining DMA และใช้โมดูล altpcierd_complaince_test.v(hd)
พอร์ต testin[5] ควรได้รับการยืนยันขั้นต่ําที่ 16ns และน้อยกว่า 24ms และข้อกําหนดนี้จะถูกปรับใช้ผ่านโมดูล altpcierd_complaince_test.v(hd)
ระหว่างการทํางานปกติ ผู้ใช้จําเป็นต้องตั้งค่า test_in[32]=0, test_in[5]=1 และ test_in[6]=0
อัปเดตดังนี้:
ไม่ IP Compiler สําหรับ PCIe ไม่รองรับการตรวจจับโหมดการปฏิบัติตามกฎระเบียบอัตโนมัติ
สําหรับการทดสอบ Gen1 CBB ผู้ใช้จําเป็นต้องตั้งค่าtest_in[32]=1 และ test_in[6]=0
สําหรับการทดสอบ Gen2 CBB ผู้ใช้จําเป็นต้องตั้งค่าtest_in[32]=1, test_in[6]=0 และใช้test_in[5] เพื่อวนผ่านรูปแบบการปฏิบัติตามข้อกําหนดของ PCIe Gen1 และ Gen2
การออกแบบตัวอย่าง PCIe Chaining DMA ประกอบด้วยโมดูลที่แสดงวิธีปรับใช้ลอจิกสําหรับการทดสอบ CBB โมดูลนี้มีชื่อว่า altpcierd_compliance_test.v(hd)
พอร์ต test_in[5] ควรได้รับการยืนยันอย่างน้อย 16ns และน้อยกว่า 24ms และมีการบังคับใช้ข้อกําหนดนี้ผ่านโมดูล altpcierd_complaince_test.v(hd)
ระหว่างการทํางานปกติ ผู้ใช้ต้องตั้งค่าtest_in[32]=0, test_in[5]=1 และ test_in[6]=0