ID บทความ: 000078841 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/08/2015

ทําไมฉันจึงเห็นข้อความนี้ขณะจําลองAltera Hard IP สําหรับ PCI Express: # FATAL: <sim time=""> ความเร็วในการเชื่อมต่อปัจจุบันไม่รองรับหรือไม่</sim>

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะเห็นข้อความนี้หากคุณสร้างโครงการ Qsys ของคุณเองโดยใช้ตัวแปร Avalon®-ST ของคอร์ PCI® Express Hard IP และไม่ได้รวมแอปพลิเคชันตัวอย่างAltera® (ชื่อ "APPS" ในAlteraสร้างการออกแบบตัวอย่าง) และอย่าไดรฟ์ pld_core_ready สัญญาณบนการสร้างอินสแตนซ์ Hard IP

    ข้อความชุดเต็มมีลักษณะดังนี้:
    # FATAL: ไม่รองรับเวลา<>ความเร็วในการเชื่อมต่อปัจจุบัน
    # ความล้มเหลว: หยุดการจําลองเนื่องจากข้อผิดพลาดร้ายแรง!

    ความละเอียด

    ไดรฟ์ pld_core_ready สัญญาณบนการสร้างอินสแตนซ์ของคอร์ Hard IP เป็น 1\'b1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 17 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Intel® Arria® 10 GT FPGA
    Arria® V GT FPGA
    Intel® Arria® 10 GX FPGA
    Cyclone® V E FPGA
    Intel® Arria® 10 SX SoC FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้