ปัญหาสำคัญ
โมเดลการกําหนดเวลาสําหรับอุปกรณ์ Stratix® V และ Arria® V กําลังอัปเดตในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 SP1 DP5 เพื่อจัดการกับปัญหาในเวอร์ชัน 13.0 SP1
ในระหว่างการสรุปแบบจําลองเวลาของอุปกรณ์ 28-nm ล่าสุด Alteraระบุการอย่างไม่ถูกต้องของโมเดลเวลา ในฐานะส่วนหนึ่งในกระบวนการปรับปรุงอย่างต่อเนื่องของเรา Alteraตรวจสอบอุปกรณ์ทั้งหมดและพบปัญหาที่ได้รับผลกระทบจากอุปกรณ์อื่น ดังนั้นการเปลี่ยนแปลงรุ่นจึงส่งผลต่ออุปกรณ์ที่ได้รับการกําหนดด้วยสถานะการกําหนดเวลา "ขั้นสุดท้าย" ในซอฟต์แวร์ Quartus II เวอร์ชันก่อนหน้า
ดูที่ส่วน การแก้ไขปัญหา/แก้ไข ด้านล่างเพื่อดาวน์โหลดแพทช์ซอฟต์แวร์ที่รวมถึงการเปลี่ยนแปลงโมเดลเวลา ดาวน์โหลดสคริปต์เพื่อช่วยตรวจสอบว่าการออกแบบของคุณได้รับผลกระทบหรือไม่ และรับคําแนะนําเกี่ยวกับวิธีการรันการวิเคราะห์เวลาใหม่ด้วยเวอร์ชันที่อัปเดตของซอฟต์แวร์ Quartus II
ปัญหารุ่น Stratix V และ Arria V GZ: พินอินพุตไปยังพาธสัญญาณนาฬิกาอ้างอิง fPLL
หากการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Stratix V หรือ Arria V GZ มีสัญญาณนาฬิกาอ้างอิง PLL (fPLL) แบบเสี้ยวหนึ่งซึ่งป้อนโดยตรงด้วยพินอินพุตสัญญาณนาฬิกาเฉพาะ จะมีการตัดคะแนนที่ผิดพลาดในการหน่วงเวลาการป้อนข้อมูล ปัญหานี้มีผลต่อรูปแบบการออกแบบเฉพาะเมื่อการออกแบบอาศัยความสัมพันธ์ของเวลาที่ระบุระหว่างพินอินพุตนาฬิกาอ้างอิงและเอาต์พุต fPLL สถานการณ์การกําหนดเวลาต่อไปนี้จะได้รับผลกระทบ:
- การกําหนดเวลาเอาต์พุตถ้าการลงทะเบียนปลายทางป้อนนอกชิป (ไม่มีสัญญาณนาฬิกาที่ส่งจากชิปด้วย) เช่น การวัดหรือการแก้ไข Tco
- การกําหนดเวลาการตั้งค่าอินพุต/รับข้อมูลสําหรับอินพุตแบบปกติหรือแหล่งข้อมูลที่สัญญาณอินพุตซิงโครนัสตอกบัตรโดย fPLL
- การกําหนดเวลาด้วยบัฟเฟอร์แบบ Zero-Delay และโหมดชดเชย PLL ภายนอก
สถานการณ์การตอกบัตรอื่นๆ เช่น ต่อไปนี้ จะไม่ได้รับผลกระทบ:
- เอาต์พุตซิงโครนัสต้นทาง ตัวรับส่งสัญญาณ หน่วยความจํา DDR
- แหล่งข้อมูลและปลายทางที่ใช้นาฬิกาจาก PLL เดียวกัน
ปัญหาโมเดล Arria V GX และ GT: เส้นทาง Periphery Routing Mux
มีข้อมูลกําหนดเวลาที่ผิดพลาดเกี่ยวกับเส้นทางมัลติเพล็กเซอร์การกําหนดเส้นทางถาวรในอุปกรณ์ Arria V GX และอุปกรณ์ GT
พาธ I/O pin-to-core ขาดการหน่วงเวลาสูงสุด 1 ns และห่วงโซ่การหน่วง D3 ไม่ได้รับการวิเคราะห์อย่างถูกต้อง ปัญหานี้มีผลต่อพินอเนกประสงค์เท่านั้นที่ป้อนคอร์ FPGA โดยตรง (ไม่มีการลงทะเบียน I/O) ปัญหานี้ไม่มีผลต่อการลงทะเบียน I/O, หน่วยความจํา DDR, ตัวรับส่งสัญญาณ หรือพาธอื่นๆ
การกําหนดเส้นทางระหว่างคอร์และบัฟเฟอร์นาฬิกาต่อพ่วง (PCLK) ขาดการหน่วงเวลา ~300ps ปัญหานี้มีผลต่อการกําหนดเส้นทางคอร์ไปยังอินพุต PCLK แนวนอนและแนวตั้ง และเอาต์พุต PCLK แนวนอนไปยังคอร์ ปัญหาไม่ส่งผลกระทบต่อพิน I/O, ตัวรับส่งสัญญาณเส้นทาง TX/RX หรือ DPA ไปยังบัฟเฟอร์นาฬิกา PCLK
ปัญหาการจับเวลา Arria V GX และ GT: การจับเวลาขั้วนาฬิกาใน MLAB
TimeQuest Timing Analyzer จะวิเคราะห์พาธเวลาในอุปกรณ์ Arria V GX และอุปกรณ์ GT อย่างไม่ถูกต้องเมื่อมีขั้วนาฬิกาผสมอยู่ในบล็อกหน่วยความจํา MLAB เช่น ที่อยู่การเขียนแบบ Positive-Edge ที่ป้อนหน่วยความจํา MLAB ที่มีสัญญาณนาฬิกาเขียนแบบลบ TimeQuest จะวิเคราะห์การเชื่อมต่อนี้เป็นการถ่ายโอนรอบเต็มรูปแบบเมื่อควรเป็นเพียงครึ่งรอบ
ก่อนดาวน์โหลดและติดตั้งซอฟต์แวร์ใหม่ คุณสามารถดาวน์โหลดสคริปต์ 13_0_sp1_timing.tcl เพื่อดูว่าการออกแบบอาจได้รับผลกระทบหรือไม่ตามที่อธิบายไว้ด้านล่าง
เพื่อยืนยันว่าการออกแบบได้รับผลกระทบจากปัญหาโมเดลเวลาเหล่านี้หรือไม่ ให้ปรับเวลาการออกแบบในซอฟต์แวร์ Quartus II ที่มีการแก้ไขตามที่ระบุไว้ด้านล่าง
หากสคริปต์หรือการวิเคราะห์เวลาด้วยซอฟต์แวร์ Quartus II ที่แก้ไขแล้วแสดงการละเมิดเวลา คุณต้องปิดการกําหนดเวลาด้วยเวอร์ชัน Quartus II ที่อัปเดต โปรดทราบว่าอาจมีการใช้การเปลี่ยนแปลง ECO ในบางกรณีเพื่อปิดเวลาโดยไม่ทําการคอมไพล์ใหม่ทั้งหมด
การใช้สคริปต์การกําหนดเวลา 13_0_sp1_timing.tcl:
สําหรับปัญหา Stratix V และ Arria V GT สคริปต์จะรองรับซอฟต์แวร์ Quartus II เวอร์ชัน 12.1 SP1 DP7 และใหม่กว่า สคริปต์จะรายงานว่าประสิทธิภาพการกําหนดเวลาของการออกแบบได้รับผลกระทบจากปัญหาโมเดลเวลาหรือไม่ สคริปต์จะสร้างแผงรายงานเพื่อให้คุณสามารถดูพาธการกําหนดเวลาที่ล้มเหลวใหม่ในรายงานการคอมไพล์ของโครงการ\ในโฟลเดอร์ TimeQuest Timing Analyzer
สําหรับปัญหาArria V GT และ GZ สคริปต์ suports ซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 SP1 หากสคริปต์รายงานว่าปัญหาอาจได้รับผลกระทบจากการออกแบบ ให้ปรับเวลาการออกแบบใหม่ด้วยซอฟต์แวร์ Quartus II ที่แก้ไขเพื่อยืนยันว่าประสิทธิภาพของเวลาได้รับผลกระทบหรือไม่
หากต้องการเริ่มสคริปต์ ให้เรียกใช้คําสั่งต่อไปนี้จากพรอมท์คําสั่งในไดเรกทอรีโครงการสําหรับการออกแบบที่คอมไพล์:quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]
การเรียกคืนในเวอร์ชั่นซอฟต์แวร์ที่อัปเดตแล้ว:
หากต้องการรับซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 SP1 DP5 ที่รวมถึง udpates รุ่นเวลา โปรดดูโซลูชันต่อไปนี้: ฉันจะแก้ไขปัญหาซอฟต์แวร์ที่ทราบแล้วสําหรับอุปกรณ์ Stratix V, Arria V และ Cyclone V ในซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 SP1 ได้อย่างไร
รีไทม์การออกแบบด้วยเวอร์ชั่นที่แก้ไขแล้วโดยทําตามขั้นตอนเหล่านี้:
- สํารองฐานข้อมูลการออกแบบ
- เปิดการออกแบบในเวอร์ชันซอฟต์แวร์ Quartus II ปัจจุบันและส่งออกฐานข้อมูล ในเมนู โครงการ ให้คลิก ส่งออกฐานข้อมูล เมื่อคุณได้รับพร้อมท์ ให้ส่งออกฐานข้อมูลไปยังไดเรกทอรี export_db ที่แนะนํา
- เริ่มเวอร์ชันซอฟต์แวร์ Quartus II ด้วยโมเดลการกําหนดเวลาที่อัปเดตแล้ว
- เปิดโครงการในซอฟต์แวร์ Quartus II เวอร์ชันใหม่ เมื่อคุณได้รับพร้อมท์ว่าจะเขียนทับฐานข้อมูลเวอร์ชันเก่าหรือไม่ ให้คลิก ใช่ และนําเข้าฐานข้อมูลจากไดเรกทอรี export_db
- เรียกใช้งานตัววิเคราะห์เวลาของ TimeQuest ในการออกแบบ
- ตรวจสอบผลลัพธ์การกําหนดเวลา หากมีความล้มเหลวในการวิเคราะห์เวลาใหม่ คุณต้องปิดการกําหนดเวลาด้วยโมเดลการกําหนดเวลาใหม่