ID บทความ: 000078772 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/09/2011

การออกแบบ III RapidIO Cycloneบางรุ่นล้มเหลวในการระงับข้อกําหนดเวลาในตัววิเคราะห์เวลาตามกําหนดเวลา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    รูปแบบ RapidIO x1 ในอัตราข้อมูล 3.125 Gbaud เป้าหมายนั้น การคอมไพล์อุปกรณ์ Cyclone III พร้อมคําเตือนที่สําคัญจาก TimeQuest ตัววิเคราะห์เวลาที่ระบุว่าไม่เป็นไปตามข้อกําหนดด้านเวลา และสแล็กการถือครองเคสที่แย่ที่สุดเป็นลบ

    เนื่องจากรูปแบบต่างๆ เหล่านี้ไม่เป็นไปตามข้อกําหนดด้านเวลาที่ใช้ การตั้งค่าสถานที่และเส้นทางเริ่มต้น ซึ่งเป็นการออกแบบที่มีหนึ่ง ของรูปแบบเหล่านี้ไม่ได้ทํางานอย่างถูกต้อง

    ความละเอียด

    เปิดการตั้งค่าพอดี ดําเนินการโทโพโลยีการตอกบัตร การวิเคราะห์ระหว่างการกําหนดเส้นทาง ก่อนรวบรวมการออกแบบ RapidIO ของคุณ

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 10.1 ของ RapidIO MegaCore ฟังก์ชัน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Cyclone® FPGA
    Cyclone® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้