คำอธิบาย
คําเตือนนี้อาจพบเห็นได้ในซอฟต์แวร์ Quartus® II ระหว่างการปรับพอดีเมื่อมีการกําหนดข้อจํากัดนาฬิกาในไฟล์ข้อจํากัดการออกแบบของ Synopsys (.sdc) ไปยังบล็อกการควบคุมนาฬิกา ปัญหาเกิดขึ้นเนื่องจาก Fitter อ่านไฟล์ .sdc ก่อนการสร้างอินสแตนซ์ของบล็อกการควบคุมสัญญาณนาฬิกา เมื่ออ่านไฟล์ .sdc โหนดนี้จะไม่พบในรายการเน็ตลิสต์
เพื่อหลีกเลี่ยงคําเตือนนี้ในซอฟต์แวร์ Quartus II ให้ทําตามหนึ่งในสองโซลูชัน
- สร้างอินสแตนซ์บล็อกการควบคุมสัญญาณนาฬิกาในรหัสไฟล์ต้นฉบับการออกแบบของคุณ
- ปรับเปลี่ยนไฟล์ .sdc เพื่อใช้การบ้านสัญญาณนาฬิกากับแหล่งที่มาของนาฬิกาแทนบล็อกการควบคุมนาฬิกา
ตัวอย่างเช่น:
การบ้านดั้งเดิม
create_clock -name {core_clk_out} -period 8.000 \
[get_nets {*altpcie_hip_pipen1b_inst_PLL|core_clk_out~clkctrl}]การบ้านที่แก้ไข
create_clock -name {core_clk_out} -period 8.000 \
[get_nets {*altpcie_hip_pipen1b_inst_PLL|core_clk_out}]