การจําลอง VHDL ของคอร์ IP IOPLL หรือ fPLL สร้างข้อความแสดงข้อผิดพลาดเกี่ยวกับพารามิเตอร์ PLL_CTR_RESYNC

เมื่อใช้งานการจําลอง VHDL ของ IP ลูปที่ล็อกเฟส (PLL) ต่อไปนี้ คอร์ ตัวจําลองอาจสร้างข้อผิดพลาด:

• แกน IP ^{Altera I/O PLL (Altera IOPLL) ใน® ®} การออกแบบArria 10 แบบ
• แกน IP แบบ Fractional PLL (fPLL) ใน Stratix^® V, Arria V หรือการออกแบบ Cyclone^® V

โปรแกรมจําลองเกิดข้อความแสดงข้อผิดพลาดเกี่ยวกับ PLL_CTR_RESYNC พารามิเตอร์:

เมื่อต้องการแก้ไขปัญหาข้อผิดพลาดการจําลองสําหรับ Mentor Graphics^® ModelSim^® SE หรือ Synopsys^® VCS MX ทํางานต่อไปนี้:

1. ค้นหา การติดตั้งซอฟต์แวร์ /quartus/eda/sim_lib/altera_lnsim_components.vhd แฟ้ม
2. เปิดไฟล์ในโปรแกรมแก้ไขข้อความ
3. PLL_CTR_RESYNCลบคํานิยามพารามิเตอร์ใน altera_pll โม ดู ล

ในการแก้ไขปัญหาข้อผิดพลาดการจําลองสําหรับ ModelSim AE ให้ทําดังต่อไปนี้ งาน:

1. ค้นหา การติดตั้งซอฟต์แวร์ /. /modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd แฟ้ม
2. เปิดไฟล์ในโปรแกรมแก้ไขข้อความ
3. PLL_CTR_RESYNCลบคํานิยามพารามิเตอร์ใน โมดูลaltera_pll
4. เรียกใช้คําสั่งต่อไปนี้เพื่อคอมไพล์ไฟล์ใหม่ให้ถูกต้อง ไลบ รา รี

vcom -work altera_lnsim /../modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd

คุณต้องมีสิทธิ์การติดตั้งเพื่ออัปเดตไฟล์นี้ หากคุณไม่มี สิทธิในการติดตั้ง ให้คอมไพล์ไฟล์อีกครั้งภายในเครื่องโดยดําเนินการต่อไปนี้ งาน:

1. cp /../modelsim_ae/altera/vhdl/src/altera_lnsim/altera_lnsim_components.vhd .เรียกใช้คําสั่งเพื่อคัดลอกไฟล์ altera_lnsim_components.vhd ไปยังไดเรกทอรีการจําลองภายในเครื่องของคุณ
2. เปิดไฟล์ในโปรแกรมแก้ไขข้อความ
3. PLL_CTR_RESYNCลบคํานิยามพารามิเตอร์ใน altera_pll โม ดู ล
4. vlib altera_lnsimเรียกใช้คําสั่ง
5. vmap altera_lnsim altera_lnsimเรียกใช้คําสั่ง
6. เรียกใช้งาน vcom -work altera_lnsim altera_lnsim_components.vhd คำ สั่ง