การกําหนดค่าแชนแนล TX ตัวรับส่งสัญญาณบางส่วนที่ใช้ในโหมด Deterministic Latency จะส่งผลให้การวิเคราะห์เวลาไม่ถูกต้องในซอฟต์แวร์ Quartus® II ในกรณีเฉพาะเหล่านี้ ตัววิเคราะห์เวลาจะไม่สนใจพาธสัญญาณนาฬิกาจากpll_inclk ผ่าน TX PLL และนําหน้า TX PCS Block ส่งผลให้การวิเคราะห์เวลาไม่ถูกต้องบนเส้นทางที่ได้รับผลกระทบ เส้นทางที่ได้รับผลกระทบเหล่านี้อาจดูเหมือนว่ามีการปิดเวลาที่เหมาะสม ซึ่งมาสก์การละเมิดเวลาที่อาจเกิดขึ้นเนื่องจากการวิเคราะห์เวลาไม่ถูกต้อง
ตระกูลอุปกรณ์และการกําหนดค่าต่อไปนี้จะได้รับผลกระทบ:
- Stratix® IV GX, Stratix IV GT, อุปกรณ์ Arria® II GX และ HardCopy® IV GX ที่มีโหมด Deterministic Latency และ เปิดใช้งาน PLL PFD Feedback และใช้ Byte Serializer จะได้รับผลกระทบเมื่อใช้ซอฟต์แวร์ Quartus II เวอร์ชั่นตั้งแต่ 9.1 ถึง 10.0 SP1
- Cyclone®อุปกรณ์ IV GX ที่มีโหมด Deterministic Latency และ การเปิดใช้งาน PLL PFD Feedback จะได้รับผลกระทบเมื่อใช้ซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0 และ 10.0sp1
โปรดทราบว่าAltera CPRI MegaCore (ที่ไม่ได้ใช้คุณสมบัติ PLL PFD Feedback) และอุปกรณ์ Arria II GZ จะไม่ได้รับผลกระทบจากปัญหานี้
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต หากปัญหานี้ทําให้เกิดปัญหาในทันที ให้ยื่นคําขอบริการโดยใช้ mySupport