ID บทความ: 000078685 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/11/2017

Spectra-Q Timing Analyzer อาจใช้การบิดงอของ TimeQuest อย่างไม่ถูกต้องกับการออกแบบที่มีบล็อกการกําหนดเป้าหมายset_timing_derateโดยมีระยะเวลาขั้นต่ําหรือขีดจํากัดความกว้างของชีพจร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    สําหรับการออกแบบ Arria® 10 และ Cyclone® 10 หากคุณใช้ set_timing_derate คําสั่ง Tcl กับบล็อกที่มีขีดจํากัดความกว้างของชีพจรขั้นต่ําหรือขั้นต่ํา Spectra-Q TimeQuest อาจใช้การเสื่อมเวลากับการออกแบบของคุณอย่างไม่ถูกต้อง

    ปัญหานี้มีผลต่อซอฟต์แวร์ Quartus® Prime Standard Edition และซอฟต์แวร์ Quartus Prime Pro Edition

    ความละเอียด

    เรียกใช้งาน Spectra-Q Timing Analyzer ด้วย force_dat ตัวเลือก:

    • เรียกใช้ quartus_sta -force_dat จากบรรทัดคําสั่ง
    • เรียกใช้ create_timing_netlist -force_dat จาก SPectra-Q TimeQuest GUI

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Cyclone® 10 FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้