ID บทความ: 000078675 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 31/12/2014

การกําหนดเป้าหมายแกน IP 40-100GbE ความหน่วงแฝงต่ําStratixอุปกรณ์ V ที่มีสัญญาณนาฬิกาอ้างอิง 322 MHz มีความถี่สัญญาณนาฬิกา RX MAC ที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • อีเธอร์เน็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เครื่องมือแก้ไขพารามิเตอร์ LL 40-100GbE มีค่าที่เป็นไปได้สองค่า สําหรับพารามิเตอร์ ความถี่อ้างอิง PHY ทั้งสองค่า ควรสร้างความถี่ clk_rxmac 312.5 MHz สําหรับรูปแบบ 40GbE และ 390.625 MHz สําหรับรูปแบบ 100GbE

    อย่างไรก็ตาม ในรูปแบบของคอร์ IP ที่มีคุณสมบัติดังต่อไปนี้ ความถี่ clk_rxmac แตกต่างกัน:

    • ตระกูลอุปกรณ์เป้าหมายคืออุปกรณ์ Stratix V ครอบครัว
    • พารามิเตอร์ ความถี่อ้างอิง PHY มี มูลค่า 322.265625 MHz
    ความละเอียด

    ปัญหานี้ไม่มีวิธีแก้ไขปัญหา

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของความหน่วงต่ํา ฟังก์ชันอีเธอร์เน็ต MAC และ PHY MegaCore แบบ 40 และ 100-Gbps

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้