ID บทความ: 000078666 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/11/2017

การทํา Aclr ให้ตรงกับ rdclk และ wrclk ทําให้เกิดการละเมิดเวลาการกู้คืนใน IP DCFIFO ที่เชื่อมต่อกับ MLAB

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากการออกแบบของคุณใช้ MLAB เป็นประเภทบล็อก RAM และคุณเลือกเพิ่มวงจร ซิงโครไนซ์ aclr ด้วยตัวเลือก wr/rdclk ใน IP DUAL Clock FIFO (DCFIFO) Parameter Editor GUI ซึ่งเป็นสัญญาณซิงโครไนซ์aclrโดเมนนาฬิกาอ่าน เชื่อมต่อกับสัญญาณระดับaclrบนสุดอย่างไม่ถูกต้อง แทนที่จะเป็น กําลังเชื่อมต่อกับสัญญาณของ MLAB\s clr

    ปัญหานี้มีผลต่อ Quartus® Prime Standard Edition ซอฟต์แวร์และซอฟต์แวร์ Quartus Prime Pro Edition

    ความละเอียด

    แทนที่จะเลือก เพิ่มวงจรเพื่อซิงโครไนซ์ aclr กับ ตัวเลือก wr/rdclk n DCFIFO IP Parameter Editor GUI สร้างของคุณเอง รีเซ็ตตัวซิงโครไนซ์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้