ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้มีผลต่ออินเทอร์เฟซหน่วยความจําภายนอกทั้งหมดในArria อุปกรณ์ V และ Cyclone V
การออกแบบที่มีอินเทอร์เฟซหน่วยความจําภายนอกอาจพบ ข้อผิดพลาดการจําลองระหว่างการจําลองแบบพอดีกับหลังของ Verilog หรือ VHDL บนอุปกรณ์ Arria V หรือ Cyclone V
ความละเอียด
วิธีแก้ไขปัญหาสําหรับปัญหานี้ไม่ได้ใช้การจําลองแบบพอดีกับหลัง
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต