ID บทความ: 000078610 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/01/2013

ข้อผิดพลาดการคอมไพล์ Modelsim ด้วยไฟล์เอาต์พุต Verilog ที่สร้างขึ้นใน Cyclone V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

ข้อผิดพลาดการคอมไพล์เมื่อคอมไพล์ modelsim ด้วยที่สร้างขึ้น ไฟล์เอาต์พุต verilog (.vo) ข้อความแสดงข้อผิดพลาด: #** Error: (vsim-10000) ipfs_vo/t_RT_471_1of1.vo(4614): การอ้างอิง Defparam ที่ยังไม่ได้แก้ไขไปยัง 'ช่องสัญญาณ' ใน ni0OO1.channels" จะปรากฏขึ้น

ปัญหานี้มีผลต่อเวอร์ชั่น 12.1sp1 ใน Cyclone V

ความละเอียด

เปิดไฟล์ verilog (.vo) และค้นหาaltera_xcvr_reset-control บล็อก แปลงชื่อพารามิเตอร์ทั้งหมดภายใต้ defparam เป็นอักษรใหญ่ (เช่น ช่องทางจัดจําหน่าย - ช่องสัญญาณ)

ปัญหานี้ได้รับการแก้ไขใน 13.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® V FPGA และ SoC FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้