คำอธิบาย
เมื่อมีการใช้งานอินเทอร์เฟซหน่วยความจําภายนอกที่มี UniPHY กับการหน่วงเวลาของบอร์ดแมนนวล คําเตือนต่อไปนี้ในเครื่องมือ TimeQuest Timing Analyzer อาจปรากฏขึ้น
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)พารามิเตอร์การกําหนดเวลา tDQSS, tDSS และ tDSH เกี่ยวข้องกับการปรับระดับการเขียน ซึ่งเป็นข้อกําหนด JEDEC สําหรับอุปกรณ์หน่วยความจํา (ความสัมพันธ์ระหว่าง DQS และ CK ที่แต่ละอุปกรณ์) พาธนี้อยู่ภายนอกFPGAและไม่สามารถวิเคราะห์โดยเครื่องมือ TimeQuest Timing Analyzer ได้อย่างสมบูรณ์ ทําการวิเคราะห์ผ่านการคํานวณในสคริปต์report_ddrโดยอิงตามความล่าช้าของการบิดเบี้ยวของบอร์ด
ความละเอียด
หากต้องการแก้ไขปัญหานี้ โปรดตรวจสอบการตั้งค่าการเสียบบอร์ดทั้งหมดใน MegaWizard หรือ Qsys GUI เพื่อให้แน่ใจว่าพารามิเตอร์ทั้งหมดเป็นไปตามแนวทางเค้าโครงที่แนะนําAltera