ID บทความ: 000078577 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 26/02/2016

ฉันจะได้ความละเอียดขั้นตอนที่ละเอียดยิ่งขึ้นใน Altera_PLL IP หากความละเอียดการประมวลผลอัตโนมัติไม่พอในอุปกรณ์ Stratix V, Arria V และ Cyclone V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้ Altera_PLL IP กับStratix® V, อุปกรณ์ Arria® V และ Cyclone® V ซอฟต์แวร์ Quartus® Prime จะเลือกความถี่ VCO ของ PLL ที่อิงตามความถี่อินพุตและความถี่เอาต์พุตที่ผู้ใช้ป้อนโดยการคํานวณค่าเคาน์เตอร์ M และ N ที่เหมาะสม (fvco=fin*M/N) ความถี่ VCO จึงเป็นตัวกําหนดความละเอียดของขั้นตอนที่เฟสที่ทําได้สําหรับค่า Phase Shift ที่ทําได้ (ความละเอียดของขั้นตอนของเฟส = ความถี่ VCO/8) อย่างไรก็ตาม ความละเอียดขั้นตอนของเฟสอาจไม่ละเอียดอย่างที่ผู้ใช้ต้องการ

ความละเอียด เพื่อให้ได้ความละเอียดที่ละเอียดขึ้น ความถี่ VCO จําเป็นต้องเพิ่มขึ้น ในการทําเช่นนี้ให้ใช้ตัวเลือก "Physical Output Enable" ใน Altera_PLL IP และป้อนค่า M และ N counter ด้วยตนเองเพื่อให้ได้ความถี่ VCO ที่ต้องการซึ่งช่วยให้คุณสามารถทําความถี่เอาต์พุตที่จําเป็นได้เช่นเดียวกับความละเอียดขั้นตอนเฟสของคุณ

อีกวิธีหนึ่งคือตั้งค่าสัญญาณนาฬิกาเอาต์พุตให้สูงมากและปล่อยให้เอาต์พุตนี้ไม่มีการเชื่อมต่อ นี่จะเป็นการบังคับให้ VCO เป็นความถี่ที่สูงขึ้น ซึ่งช่วยให้สามารถเข้าใช้งานขั้นตอนการเปลี่ยนเฟสได้ละเอียดยิ่งขึ้น

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้