ทําไมการตอบสนองของคอนโทรลเลอร์ DDR3...

คำอธิบาย

สําหรับคอนโทรลเลอร์หน่วยความจํา DDR3 ที่ใช้ UniPHY จะมีการคํานวณเวลาตอบสนองโดยใช้สมการต่อไปนี้:

การตอบสนองการอ่านต่อการเขียน = 'ความหน่วงแฝงของ CAS' – 'ความหน่วงแฝงในการเขียน CAS' ('Burst length' / 2) 2 'การตอบสนอง OCT อ่านเพื่อเขียน' 2

การตอบสนองการอ่านต่อการเขียน = 'ความหน่วงแฝงในการเขียน CAS' ('Burst length' / 2) tWTR 'การตอบสนอง OCT เพื่ออ่าน'

เวลาตอบสนองของ OCT ในการอ่าน-เขียนและเขียนอ้างอิงถึงจํานวนรอบสัญญาณนาฬิกาเพิ่มเติมที่จําเป็นในการเปลี่ยนการยกเลิก OCT จากอินพุตเป็นการตัดทอนเอาต์พุต และในทางกลับกัน ค่าของแต่ละเวลาตอบสนองในรอบนาฬิกาของหน่วยความจําสามารถพบได้ในไฟล์ _c0.v

ความยาวการส่งต่อเนื่องมักจะเป็น 8 (BL8) สําหรับ DDR3

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Cyclone® V ST SoC FPGA

Arria® II GZ FPGA

Stratix® III FPGA

Stratix® IV GX FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Stratix® IV E FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมการตอบสนองของคอนโทรลเลอร์ DDR3 ในการอ่านและอ่าน-เขียนนานกว่าที่คาดไว้

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์