RapidIO II IP Core - การคอมไพล์ VHDL testbench ส่งผลให้เกิดข้อผิดพลาดเนื่องจากพารามิเตอร์และประเภทพอร์ตไม่ตรงกัน

เมื่อคุณสร้างโมเดลการจําลอง VHDL จะมีพารามิเตอร์และประเภทพอร์ต ความไม่ตรงกันในเครื่องห่อหุ้มระดับบนของ VHDL Testbench ที่สร้างอินสแตนซ์ ตัวห่อหุ้มด้านบนจะเกิดข้อผิดพลาดในการคอมไพล์

ประกาศพอร์ตที่มีความกว้าง 1 บิตต่อไปนี้แทน std_logic std_logic_vector ในเครื่องห่อหุ้มระดับบนสุดของ VHDL:

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

สําหรับตัวแปรตระกูลอุปกรณ์ FPGA ซีรี่ส์ V ให้เปลี่ยนพอร์ตต่อไปนี้ที่ด้านบน ห่อหุ้มที่สร้างขึ้นในระดับเพื่อให้ std_logic_vector(0 downto 0) ตรงกับ พอร์ตเวกเตอร์ SystemVerilog ที่ระบุไว้ในโมดูล altera_rapidio2_top:

• pll_locked
• pll_powerdown

สําหรับข้อผิดพลาดชนิดพารามิเตอร์ที่ไม่ตรงกัน คุณสามารถลบพารามิเตอร์ได้อย่างปลอดภัย SYS_CLK_FREQ ในห่อหุ้มด้านบนที่สร้างขึ้น แกน IP จะไม่เพิ่มเติม ประมวลผลในพารามิเตอร์นี้