ID บทความ: 000078513 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/01/2014

ทําไมการถอดรหัส phase_done จึงไม่สอดคล้องกันในการจําลอง RTL

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อใช้ขั้นตอนเฟสแบบไดนามิกในฟังก์ชัน Altera_PLL เมก้า คุณอาจเห็นพฤติกรรมที่แตกต่างกันในการยกเลิกการยืนยันสัญญาณเอาต์พุต phase_done ในการจําลอง RTL

    พฤติกรรมที่ถูกต้องมีไว้เพื่อให้ phase_done ยืนยันบน edge ที่เพิ่มขึ้นของ scanclk ตามที่ระบุไว้ใน AN 661: การปรับใช้การกําหนดค่า PLL แบบ Fractional ใหม่ด้วย Altera_PLL และ Altera_PLL_RECONFIG Megafunctions (PDF)

    อย่างไรก็ตามในการจําลอง RTL คุณอาจเห็น phase_done ยืนยันที่ edge of scanclk ที่ลดลง ซึ่งมักจะเกิดขึ้นเฉพาะในขั้นตอนแรกเท่านั้น นี่เป็นปัญหาในโมเดลการจําลอง RTL

    ความละเอียด

    ปัญหานี้กับโมเดลการจําลอง RTL ได้รับการแก้ไขในเวอร์ชัน 13.1 ของซอฟต์แวร์ Quartus® II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้