ทําไมการถอดรหัส phase_done จึงไม่สอดคล้องกันในการจําลอง RTL

สิ่งแวดล้อม

ID บัก: 2205800869

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 12.0 แก้ไขเวอร์ชัน: 13.1

คำอธิบาย

เมื่อใช้ขั้นตอนเฟสแบบไดนามิกในฟังก์ชัน Altera_PLL เมก้า คุณอาจเห็นพฤติกรรมที่แตกต่างกันในการยกเลิกการยืนยันสัญญาณเอาต์พุต phase_done ในการจําลอง RTL

พฤติกรรมที่ถูกต้องมีไว้เพื่อให้ phase_done ยืนยันบน edge ที่เพิ่มขึ้นของ scanclk ตามที่ระบุไว้ใน AN 661: การปรับใช้การกําหนดค่า PLL แบบ Fractional ใหม่ด้วย Altera_PLL และ Altera_PLL_RECONFIG Megafunctions (PDF)

อย่างไรก็ตามในการจําลอง RTL คุณอาจเห็น phase_done ยืนยันที่ edge of scanclk ที่ลดลง ซึ่งมักจะเกิดขึ้นเฉพาะในขั้นตอนแรกเท่านั้น นี่เป็นปัญหาในโมเดลการจําลอง RTL

ความละเอียด

ปัญหานี้กับโมเดลการจําลอง RTL ได้รับการแก้ไขในเวอร์ชัน 13.1 ของซอฟต์แวร์ Quartus® II

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

การใช้การค้นหา Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

การค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมการถอดรหัส phase_done จึงไม่สอดคล้องกันในการจําลอง RTL

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์