ID บทความ: 000078481 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/08/2014

ทําไมพารามิเตอร์ PLL (fPLL) เศษส่วน (fPLL) ไม่สามารถเปลี่ยนได้โดยใช้ตัวแก้ไขคุณสมบัติทรัพยากรหรือผู้วางแผนชิปเมื่อกําหนดเป้าหมาย Stratix®อุปกรณ์ Arria® V หรือ Cyclone® V

สิ่งแวดล้อม

  • ซอฟต์แวร์ Intel® Quartus® II
  • IP เอฟพีจีเอ Intel® ตัวรับส่งสัญญาณ Arria® V PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่สามารถแก้ไขพารามิเตอร์ของ fPLL โดยใช้ Resource Property Editor หรือ Chip Planner ในซอฟต์แวร์ Quartus® II เมื่อออกแบบด้วย Stratix® V, Arria® V หรือ Cyclone® V

    ความละเอียด

    ใช้คุณสมบัติการกําหนดค่า PLL ใหม่เพื่ออัปเดตพารามิเตอร์ fPLL แบบไดนามิก

    สําหรับรายละเอียดเพิ่มเติม โปรดดู AN661: การปรับใช้การกําหนดค่า PLL ใหม่เศษส่วนด้วย Altera PLL และ Altera PLL Reconfig Megafunctions (PDF)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้