ID บทความ: 000078481 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/08/2014

ทําไมจึงไม่สามารถเปลี่ยนพารามา PLL (fPLL) แบบเสี้ยวหนึ่งได้โดยใช้ตัวแก้ไขคุณสมบัติแหล่งข้อมูลหรือ Chip Planner เมื่อกําหนดเป้าหมายStratix V, Arria V หรืออุปกรณ์ V Cyclone

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย ไม่สามารถแก้ไขพารามิเตอร์ของ fPLL โดยใช้ตัวแก้ไขคุณสมบัติแหล่งข้อมูลหรือตัววางแผนชิปในซอฟต์แวร์ Quartus® II เมื่อทําการออกแบบด้วยอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V
    วิธีแก้ไข ใช้คุณสมบัติการกําหนดค่า PLL ใหม่เพื่ออัปเดตพารามิเตอร์ fPLL แบบไดนามิก สําหรับรายละเอียดเพิ่มเติม โปรดดู AN661 : การปรับใช้การกําหนดค่า PLL ใหม่แบบ Fractional ด้วย Altera PLL และ Altera PLL กําหนดค่า Megafunctions (PDF) ใหม่

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA