คำอธิบาย
หากคุณกําหนด Array Slice โดยใช้ลูปและกําหนดองค์ประกอบอื่นในกระบวนการอื่น คุณอาจเห็นว่าองค์ประกอบที่ได้รับมอบหมายนอกลูปส่งผลให้เป็น 'X' หรือ 'U' เพื่อให้สอดคล้องกับมาตรฐาน VHDL
ผลการจําลองนี้อาจเกิดขึ้นได้เนื่องจากจําเป็นต้องมีการจําลองเพื่อสร้างไดรเวอร์สําหรับคํานําหน้าแบบคงที่ที่ยาวที่สุดของสัญญาณ ซึ่งหมายความว่าเมื่ออาร์เรย์ทําดัชนีโดยใช้ตัวแปร ตัวจําลองจําเป็นจะต้องสร้างไดรเวอร์สําหรับทุกองค์ประกอบของอาร์เรย์
ความละเอียด
เพื่อหลีกเลี่ยงพฤติกรรมการจําลองนี้ ให้กําหนดค่าให้กับอาร์เรย์ในกระบวนการเดียวกันกับลูปเท่านั้น
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีที่ไดรเวอร์เชื่อมโยงกับการกําหนดสัญญาณ ให้ดู มาตรฐาน VHDL IEEE 1076-1987, หัวข้อ 9.2.1 หรือ 1076-1993, หัวข้อ 12.6.1