คำอธิบาย
ไม่สามารถกําหนดเส้นทางพิน REFCLK/DIFFCLK ที่เป็นบวกแบบครบวงจรจากธนาคาร 3B หรือ 8B ของธนาคารไปยังคอร์ FPGA ได้ เนื่องจากไม่มีเส้นทางการกําหนดเส้นทางอยู่ระหว่างพินนาฬิกาและคอร์ FPGA คุณจะเห็นข้อผิดพลาดที่พอดีจากซอฟต์แวร์ Quartus® II หากมีการเพิ่มการบ้านพินด้านบนไปยังการออกแบบ
ความละเอียด
สามารถกําหนดเส้นทางพินบวก REFCLK/DIFFCLK แบบ Ended เดี่ยวไปยัง MPLL5, MPLL6, MPLL7 และ MPLL8 เมื่อใช้ PLLs เหล่านี้สําหรับแอปพลิเคชันที่ไม่ใช่ตัวรับส่งสัญญาณเท่านั้น