สามารถฝังข้อจํากัดด้านเวลาในรูปแบบข้อจํากัดการออกแบบ Synopsys (SDC) ไว้ในไฟล์การออกแบบ VHDL หรือ Verilog HDL เมื่อใช้การสังเคราะห์ Quartus® II
ใช้คําสําคัญ altera_attribute ในไฟล์ HDL ของคุณและตัวเลือกSDC_STATEMENTเพื่อใช้ข้อจํากัดด้านเวลา อนุญาตให้มีaltera_attributeเดียวเท่านั้นต่อหน่วยงาน VHDL หรือโมดูล Verilog HDL
หากต้องการใช้ข้อจํากัดหลายข้อ ให้รวมตัวเลือกหรือการมอบหมายทั้งหมดเข้าไว้ในหนึ่งบรรทัด โดยแยกแต่ละข้อด้วยเซมิโคลอน (;)
ด้านล่างนี้เป็นตัวอย่างการใช้ข้อจํากัดการกําหนดเวลาพาธเท็จหลายข้อโดยใช้คําสําคัญ altera_attribute และตัวเลือก SDC_STATEMENT ในรูปแบบ Verilog-2001 HDL สําหรับรูปแบบภาษา HDL อื่นๆ โปรดดู การใช้altera_attributeเพื่อตั้งค่าตัวเลือก Quartus II Logic ในบทการสังเคราะห์ในตัว Quartus® II (PDF) ของคู่มือ Quartus® II
(* altera_attribute = {"name SDC_STATEMENT \"set_false_path -from [get_registers *sv_xcvr_pipe_native*] -ไปยัง [get_registers *altpcie_rs_serdes|*]\";-name SDC_STATEMENT \"altpcie_rs_serdes| set_false_path -to [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]]\";-name SDC_STATEMENT \"set_false_path -to [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\"} *)