ID บทความ: 000078318 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/12/2015

ตัวอย่างการออกแบบ DisplayPort Arria V และ Stratix V สร้างการรีเซ็ต Cyclone V GXB

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ตัวอย่างการออกแบบ Arria V และ Stratix V ในคอร์ DisplayPort IP ไม่ถูกต้อง สร้างแกน IP รีเซ็ตตัวรับส่งสัญญาณในอุปกรณ์ Cyclone V ปัญหานี้ไม่ได้เป็น ส่งผลต่อการออกแบบ

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้แก้ไขชื่อตระกูลอุปกรณ์ใน ไฟล์ gxb_reset.v และสร้าง IP รีเซ็ตตัวรับส่งสัญญาณใหม่ หลัก

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่น 15.1 Update 1 ของคอร์ DisplayPort IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้